芯片的可控深度分析 公司上市有什么好处

股票资讯    来源:伊敬股票网  作者:佚名

转载自SiP系统级封装技术

作者李

首先,什么是自主可控?最直观的理解是,别人“卡”了,就不会卡了。集成电路行业通常分为三大领域:芯片设计、芯片制造和封装测试。见下图:

我们逐一分析,芯片设计主要从EDA、ip、设计三个方面分析;芯片制造主要从设备、工艺、材料三个方面进行分析。封装测试从封装设计、产品封装和芯片测试三个方面进行分析。

核心芯片设计

如何开始一个芯片设计?

首先要有工具(EDA),然后借助现有资源(IP)和自己的思路和规划,才能开始芯片设计。

在这里,我们从芯片设计工具EDA、知识产权ip、集成电路的设计流程来分析芯片设计。

1.1 EDA

EDA(电子设计自动化(EDA))常指用于电子设计的软件。

曾经有人对我说:“EDA怎么了?不是工具吗?”是的,它是一个工具,但是没有它你就不能设计任何东西!

如今的大规模集成电路在1平方毫米的芝麻粒大小内可以集成1亿多个晶体管,这些晶体管之间有上亿个连接网络。如今的主流SoC芯片有数百亿以上的晶体管。如果没有准确强大的EDA工具,如何设计?

EDA是芯片设计必不可少的工具。目前,Synopsys、Cadence和Mentor(西门子EDA)占据90%以上的市场份额。在10 nm以下的高端芯片设计中,其份额甚至高达100%。也就是说,没有以上三种EDA工具,几乎不可能开发出10nm以下的芯片。

下表是目前芯片设计中主流的EDA工具:

芯片设计分为设计、仿真和验证,对应的EDA工具分为设计工具、仿真工具和验证工具。

设计工具解决的是建立模型的问题,也就是从0到1(从头开始),模拟验证工具解决的是确认模型的问题,也就是1是1还是0.9还是1.1。因此,从EDA开发的角度来看,开发设计工具更加困难。

另外,设计规模越大,对工艺节点的要求越高,开发EDA工具的难度也越大。

目前,国内EDA工具在一些仿真验证点工具上取得了一定的成果,在模拟电路设计上已经有了全过程工具。但国内EDA工具在大规模集成电路设计上,尤其是高端数字芯片的设计过程上,与三大厂商还有很大差距。

1.2知识产权

IP(Intelligent Property)代表知识产权的含义。在行业中,它指的是预定义的、可验证的、可重用的模块,可以完成特定的功能。IP是构成大规模集成电路的基本单元,SoC甚至可以说是基于IP核的复用技术。

IP一般分为硬核、软核和固定核。IP硬核已经映射到特定工艺,经过芯片制造验证,具有面积和性能可预测的特点,但灵活性较差;

IP软核以HDL提交,灵活但性能不可预测。

IP固定核通过布局或通用进程库优化其性能和面积,比硬核更灵活,在性能和面积上比软核更可预测。是硬核和软核的折中。

下表列出了目前全球排名前10的IP提供商。可以看出,中国有两家短名单的IP提供商,但两家公司的市场份额加起来只有3%,而ARM的市场份额超过40%,而美国企业的市场份额为30%。如果ARM被英伟达收购,基本上美国的IP市场就是全世界。此外,我们还发现,全球最大的两家EDA公司Synopsys和Cadence在IP领域也占据着第二和第三的位置。

下图是IP的类型,其中处理器占51%,接口IP占22.1%,数字IP占8.1%,其他占18.8%,处理器ARM占主导,Synopsys是接口IP的行业领先者。

我们需要考虑的是,在设计的芯片中,那些ips是独立设计的,那些是购买的。这些购买的IPs是否存在不可控因素?如果你设计的SoC只是为了封装集成别人的IP,自主性和可控性会大大降低。

下面我们以华为麒麟980为例,了解一下芯片研发中的IP使用情况。

麒麟980芯片集成的主要组件有CPU、GPU(俗称显卡)、ISP(处理照片数据)、NPU(人工智能引擎)、基带(负责通信)。

根据华为官方数据,ISP是华为自主开发的,NPU是华为和寒武纪合作的成果,CPU(Cortex-A76)和GPU(Mali-G76)是华为从ARM购买的许可证,包括指令集许可证和内核许可证。

如果没有IP授权,有没有可能自己开发麒麟980芯片?目前没有。

1.3设计过程

芯片设计过程可分为数字IC设计过程和模拟IC设计过程。

数字IC设计流程:芯片定义→逻辑设计→逻辑综合→物理设计→物理验证→版图交付。

芯片规格是指根据要求制定芯片的功能和性能指标,并完成设计规格文件。

逻辑设计是指基于硬件描述语言在RTL(寄存器传输级)实现逻辑设计,并通过逻辑验证或形式验证来验证功能是否正确。

逻辑综合是指将RTL转换为具有特定目标的门级网表,并优化网表延迟、面积和功耗。

物理设计是指门级网表根据约束进行布局布线的过程,包括:数据导入→布局规划→单元布局→时钟树合成→布线。

数据导入是一个脚本文件,它指导网表和时间约束的集成,以及一个由代工厂提供的库文件。布局规划是指对芯片上输入输出单元、宏单元等主要模块的位置进行规划的过程。单元布局是根据网表和时序约束自动放置标准单元的过程。时钟树合成是指插入时钟缓冲区,生成时钟网络,使时钟延迟和偏差最小化的过程。布线是指在布线层数、线宽、线间距等约束条件下,根据电路关系自动连接各单元的过程。物理验证通常包括布局设计规则检查(DRC)、布局原理图一致性检查(LVS)和电气规则检查(ERC)。

胶带输出是在所有检查和验证正确的前提下,将布局文件传输到铸造厂,以生成掩模图形并生产芯片。

模拟IC设计流程:芯片定义→电路设计→版图设计→版图验证→版图交付。

其中,芯片定义和版图交付与数字电路相同,模拟IC在电路设计、版图设计、版图验证和数字电路上有所不同。

模拟电路设计是指根据系统要求在晶体管级设计模拟电路结构,并利用SPICE等仿真工具验证电路的功能和性能。

模拟版图设计是绘制电路图对应的版图几何图形,根据设计规则模拟版图的功能和性能。

模拟版图验证是验证版图电路图的工艺规则、电气规则和一致性检查。

在这里,我们做一个简短的总结:

芯片设计:在EDA工具的支持下,通过购买ip授权+独立研发(合作开发)ip,遵循严格的集成电路设计仿真验证流程,完成芯片设计的全过程。在这个过程中,EDA、IP和严格的设计流程缺一不可。

目前这三个要素中,设计过程是第一个可以实现自主控制的。

下表列出了全球10大芯片设计公司,供您参考。

核心制造

目前,芯片制造是集成电路行业中门槛最高的行业。投资越高,玩家越少,门槛越高。目前高端芯片制造只剩下TSMC、三星、英特尔。接下来我们从设备、工艺、材料三个方面来分析芯片制造,找出我们和先进制造技术的差距。

2.1设备

芯片制造需要2000多个工序,每一步都取决于具体的设备。

芯片制造有三个关键工序:光刻、刻蚀和沉积。三大工序在生产过程中反复循环,最终制造出合格的芯片。

在这三个关键工序中使用了三个关键设备,即光刻机、蚀刻机和薄膜沉积设备。三大设备约占全部设备投资的22%、22%和20%,是比例最高的三大半导体设备。

以最典型的光刻机和蚀刻机为例,介绍和分析自主性和可控性。

1)光刻机

光刻机的原理其实就像幻灯机一样,就是通过一个带有电路图的掩膜把光投射到涂有光刻胶的晶圆上。20世纪60年代末,日本的尼康和佳能开始进入这个领域,当时的光刻机并不比相机复杂多少。

为了实现摩尔定律,光刻技术需要每两年将曝光临界尺寸(CD)降低30%-50%。需要不断减小光刻机的波长λ。但是波长卡在193nm,长达20年都无法提高。后来用最简单的工程方法解决了,就是在晶圆光刻胶上加1mm厚的水,把193nm的波长折射到134nm,这叫浸没光刻。

浸没式光刻已经成功地超过了157纳米的标记。随着镜头、多掩膜、Pitch-split、波段敏感光刻胶等技术的不断进步,193nm的浸没式光刻机总能达到如今的7nm芯片(苹果A12、华为麒麟980)。

2)EVU光刻机

EUV极紫外光刻(Extreme Ultra-)是利用极紫外(EUV)波长的新一代光刻技术,其波长为13.5 nm。因为光刻精度是几个纳米,EUV需要极高的聚光,这相当于用一个不超过一枚硬币的手电筒照亮月球。反射镜要求长度30cm,波动小于0.3nm,相当于北京到上海的铁轨波动小于1mm。一台EUV光刻机重180吨,有10多万个零件,需要40个集装箱运输,安装和调试需要一年多的时间。

2000年,日本尼康是光刻机领域的领导者,2009年,ASML遥遥领先,市场份额接近70%。目前,只有ASML能提供最先进的光刻机。

在中国,上海微电子(SMEE)已经有一台分辨率为90纳米的光刻机,一台新的光刻机正在开发中。

光刻只是IC制造中的一个环节,前后工序使用的先进技术数不胜数。

3)蚀刻机

蚀刻是从晶片表面去除不必要材料的过程。蚀刻过程在光刻之后进行。

光刻机用光将掩膜上的电路结构复制到硅片上,蚀刻机将复制到硅片上的电路结构微刻,刻出凹槽和接触点,从而可以放入电路。

按刻蚀工艺分为干法刻蚀和湿法刻蚀。干法刻蚀主要使用反应气体和等离子体进行刻蚀,而湿法刻蚀工艺主要是将刻蚀材料浸入刻蚀溶液中进行刻蚀。

干法刻蚀在半导体刻蚀中占据主流,市场份额为95%。它最大的优点在于实现了各向异性刻蚀,即可以只控制要刻蚀的垂直材料,而不影响水平材料,从而保证了精细图形的保真度。由于刻蚀方向不可控,湿法刻蚀在先进工艺中容易减小线宽,甚至损坏电路本身,导致芯片质量差。

目前,多模板工艺的原理被广泛使用,即通过多次沉积和刻蚀工艺实现所需的特征尺寸。例如,14纳米工艺中使用的蚀刻步骤达到64次,比28纳米高60%;7nm工艺所需的刻蚀步骤高达140次,比14nm高118%。

下图是多次蚀刻的原理。

和光刻机一样,蚀刻机的厂商相对较少,代表企业主要是日本的Lam Research(林凡半导体)、AMAT(应用材料)、TEL(东京电子)。这三家公司占全球半导体刻蚀机市场份额的94%,其他参与者仅占6%。其中林研占55%,行业领先,东京电子和应用材料分别占20%和19%。

在中国,蚀刻设备的代表公司是中威公司和北华创。中卫公司处于领先地位,流程节点达到5nm。在世界十大晶圆公司中,中国微公司已进入其中六家,并作为TSMC的合作伙伴,合作验证14纳米/7纳米/5纳米等先进技术。

基于此,如果目前我们还无法在光刻机领域做出改变,那么具有一定优势的刻蚀机势必会成为国内替代的先锋。

2.2工艺流程

芯片制造过程需要2000多个工序。下面,我们按照8个主要步骤简单介绍一下芯片制造流程。

1.)光刻(光学开发)

光刻是曝光和显影的过程,将掩模上的图案转换成光刻胶下的晶片。光刻主要包括光刻胶涂布、烘焙、掩膜对准、曝光和显影。曝光方式有:紫外线、极紫外线、X射线、电子束等。

2.)蚀刻(蚀刻)

蚀刻是一种通过化学反应或物理冲击去除材料的技术。干法蚀刻利用等离子体撞击晶片表面引起的物理作用,或者等离子体与晶片表面原子之间的化学反应,或者两者的复合作用。湿法刻蚀使用化学溶液,通过化学反应达到刻蚀的目的。

3)化学气相沉积

化学气相沉积是一种利用热能、放电或紫外线照射等化学反应在晶片表面沉积反应物以形成稳定固体薄膜的沉积技术。化学气相沉积技术广泛应用于芯片制造,如电介质材料、导体或半导体。

4)物理气相沉积(PVD)

PVD是一个物理过程,而不是化学过程。一般使用氩气等气体。氩离子在真空中加速撞击溅射靶后,靶原子可以一个接一个地溅射出来,溅射的材料可以像雪花一样沉积在晶片表面。

5)离子注入

离子注入可以以离子形式将掺杂剂注入半导体器件的特定区域,以获得精确的电特性。离子被加速到足够的能量和速度,以穿透(注入)膜到预定的注入深度。离子注入可以精确控制注入区的掺杂浓度。

6)化学机械抛光

化学机械抛光技术具有研磨物质的机械抛光和酸碱溶液的化学抛光两种功能,可以使晶圆表面实现全面的平面化,为后续的薄膜沉积做准备。

7)清洁

清洗的目的是去除金属杂质、有机污染、灰尘和天然氧化物;降低表面粗糙度;几乎所有工序前后都需要清洗。

8)模具锯

芯片切割是将加工好的晶圆上的裸芯片切割分离,方便后续的封装测试。

虽然不同铸造厂的工艺大致相同,但不同的工艺控制能力使不同制造商的先进工艺有所不同。随着工艺进入5nm,能量产5nm芯片的芯片厂商屈指可数。目前,只有TSMC和三星可以批量生产5纳米芯片。

铸造厂的无限智慧和丰富的财力隐藏在2000多个工艺流程中。并不意味着可以用先进的设备制造出合格的芯片。

虽然先进的工艺是技术发展的方向,但我们不能忽视成熟的工艺。成熟的流程仍然有很大的市场份额。下图是按成熟工艺(节点≥40纳米)产能排序的全球铸造制造商排行榜。

可以看出,工艺能力成熟的前四大厂商分别是TSMC(市场份额28%)、UMC (13%)、SMIC (11%)和三星(10%)。成熟工艺在2020年非常流行,产能严重不足,给各大晶圆代工厂带来巨大商机。从2021年的工业发展情况来看,近期很难缓解这种短缺。

2.3材料

有成千上万种材料用于生产集成电路,所以我们用最典型的硅片和光刻胶来分析它们。

1)硅片

硅片是集成电路行业的食品,是最重要、最基础的集成电路材料。90%以上的芯片是在硅片上制造的。目前300mm硅片是芯片制造的主流材料,使用率超过70%。曾经,中国300mm半导体硅片100%依赖进口,是中国集成电路产业链建设发展的主要瓶颈。

世界上半导体硅片的主要供应商包括日本信益半导体(Shin-Estu)、日本住友(SUMCO)、德国思力特(Siltronic)、韩国SK Siltron、环球硅片(Global Wafer)、中国台湾省和晶科技(Hejing Technology)等公司。全球前五大晶圆供应商的市场份额已达到92%,其中日本信硕化学占27%,日本高盛占26%,台湾省环球晶圆占17%,德国思力电子占13%,韩国SK Siltron占9%。

下表列出了全球10大硅片供应商,供参考。

在中国,中国大陆半导体硅片销售额复合年增长率达到41.17%,远高于同期全球半导体硅片市场25.75%的增长率。然而,这个市场并不在当地制造商手中。时至今日,国内晶圆厂商还有很大的发展空间。

2)光刻胶

光刻胶是光刻工艺中最重要的耗材,光刻胶的质量对光刻工艺有着重要的影响。光刻胶可分为半导体光刻胶、面板光刻胶和PCB光刻胶。其中,半导体光刻胶的技术壁垒最高。

目前,世界上主要的光刻胶企业包括日本合成橡胶(JSR)、东京华英(东京)、信越、富士电子(富士)、罗门哈斯(Rohm & Hass),市场集中度非常高,占市场份额的85%以上。

下图是光刻胶企业的市场份额。

高分辨率半导体光刻胶是半导体化学品中技术壁垒最高的材料,日美企业在技术上领先国内企业20到30年。从光刻胶技术水平来看,国内企业在缺乏经验、专业技术人员和关键上游原料设备的情况下,探索出了一条自主研发之路。高端光刻胶技术短期内还难以突破,还有很长的路要走。在PCB领域,国产光刻胶具有一定的量产能力,已经供应给主流厂商。

密封和测试

封装测试是集成电路三大产业中的最后一环。一般认为封装测试的技术含量和实现难度都低于前两者,但随着SiP和先进封装技术的出现和快速发展,有必要重新定义芯片的封装和测试。

SiP和高级封装在原有封装的三个特点上增加了三个新特点:芯片保护、规模扩大和电气连接:提高功能密度、缩短互连长度和进行系统重构,因此与传统封装相比,其复杂性和实现难度大大提高。

同时,SiP和高级包装也给包装测试带来了新的机遇和挑战。

3.1芯片封装

我们从封装设计和产品封装两个方面来分析芯片封装。

1)包装设计

早期的包中没有Integration的概念,包设计相对简单,对工具要求不高。Auto CAD是一种常用的包装设计工具。随着MCM和SiP技术的出现,封装设计变得越来越复杂。此外,SiP、高级封装、小芯片和异构集成概念的市场接受度越来越高,封装中集成的复杂性和灵活性急剧上升,对封装设计的要求也越来越高。

目前SiP和高级包装设计工具只有Cadence和西门子EDA(Mentor)。Cadence是一家老牌的包装设计EDA提供商,市场份额高,用户忠诚度高。

西门子EDA(Mentor)是包装设计领域的后起之秀,但其技术进步却体现了“后波”的特点。TSMC、英特尔、三星都选择西门子EDA作为他们首选的高级封装工具(HDAP),这主要在于两点:先进的设计工具和强大的验证工具。

首先说一下设计工具。在一个技术论坛上,我说:“与传统包装设计不同,高级包装和SiP设计对3D环境的要求很高。3D设计环境不在于看起来是否直观华丽,而在于对客观元素的准确描述,包括键合线、腔体、芯片堆叠、硅中介层、2.5D集成、3D集成、Bump”

至此,西门子EDA的SiP和先进的包装设计工具已经远远落后于竞争对手。下图是XPD包装设计的三维截图,一个高级的包装布局设计工具。在四组芯片堆叠中,每组中的五个芯片(4HBM+1Logic)通过3D TSV连接在一起,它们与硅内插器(2.5D TSV)上的GPU集成在一起,并且硅内插器与封装衬底上的电阻器和电容器集成在一起。

XPD (3D)中的高级包设计截图

该设计包括3D集成、2.5D集成、倒装、凸点、多衬底集成等,在XPD设计环境中得到了准确实现。

高级包装验证工具包括电气验证和物理验证。电气验证包含80多条规则,从信号完整性、电源完整性、电磁干扰电磁兼容性等方面对整个系统进行检查和验证。物理验证基于IC验证工具Calibre,集成Calibre 3D STACK,专门用于3D高级封装的物理验证。

随着封装集成度和设计复杂度的不断提高,对工具的要求也越来越高。另外,在高级封装领域,封装设计和芯片设计的协同性越来越强,某种程度上有逐渐融合的趋势,所以对协同设计的要求也越来越高。

2)产品包装

根据材料和工艺的不同,包装可以分为三种:塑料包装、陶瓷包装和金属包装。

塑料包装以有机基材为主,多用于商业级产品。它体积小、重量轻、价格低,具有批量生产、成本低的优点,但芯片散热、稳定性和气密性相对较差。

陶瓷封装和金属封装主要基于陶瓷基板。陶瓷封装一般采用HTCC基板,金属封装大多采用LTCC基板。对于高功耗的产品,散热要求高,可以选择氮化铝基板。

陶瓷封装的特点包括:密封性能好、散热性能好、耐极端温度性能好、易拆卸、易分析问题;与金属封装相比,体积相对较小,适合大规模复杂芯片,适合航空航天等要求气密性的恶劣环境应用;但价格昂贵,生产周期长,重量和体积都比同类塑料包装产品大。

金属包装的特点包括:密封性好,散热好,易拆卸,灵活性高;然而,由于其尺寸相对较大,引脚数量少,不适合复杂芯片,价格高,生产周期长,需要组装金属外壳和基板,工艺复杂,因此多用于MCM设计,广泛应用于航空航天领域。

陶瓷封装和金属封装都具有空腔结构,具有可拆卸的优点,便于故障查找和问题“归零”,因此受到航空航天等领域用户的欢迎。

3.2芯片测试

芯片测试的项目很多,这里重点介绍机器测试的系统测试。

1)机器测试

一般采用ATE(自动测试设备)对芯片进行测试,测试芯片的基本功能和相应的电气参数。该机可提供电源、不同周期和时序的波形、驱动电平等。被测器件(dut)要求。

测试向量(Test Vector)是施加到器件引脚上用于测试每个时钟周期的逻辑1和逻辑0数据,由具有时序特性和电平特性的波形表示,与波形形状、脉冲宽度、脉冲沿或斜率以及上升沿和下降沿的位置有关。

测试向量可以基于EDA工具的仿真向量(包括输入信号和预期输出)进行优化和转换,形成ATE格式的测试向量。利用EDA工具建立器件模型,建立Testbench仿真验证平台,提供测试激励,仿真验证结果,存储输入激励和输出响应,根据ATE矢量格式生成ATE矢量文件。

2)系统测试

系统测试,又称板级系统测试,是指模拟芯片的真实工作环境,对芯片进行各种操作,确认其功能和性能是否正常。

除了台架试验和系统试验,芯片还需要进行一系列的试验和检查,包括:热冲击、温度循环、机械冲击、扫频振动、恒加速度、粘接强度、芯片剪切强度、稳态寿命、密封性、内部水蒸气含量、防潮性等。

只有当所有测试都成功通过时,芯片才能被认为是成功的,并作为合格的产品应用于下一步。

4.自主可控总结

最后结合下表,对自主控制做一个简单的总结。

从表中可以看出,我们在IC设计流程、SiP设计、产品封装和芯片测试方面拥有高度的自主权;刻蚀机和芯片工艺都有一定程度的自可控性,但EDA、ip、光刻机、硅片、光刻胶等环节的自可控性很低,所以高端芯片很容易“卡脖子”,因为高端芯片使用的EDA、IP、光刻机、硅片、光刻胶几乎都依赖进口。

可自我控制的IC设计流程和封装(SiP)设计几乎都依赖于进口EDA工具。在产品封装和芯片测试中,大约80%的封装设备和测试设备是进口设备;高端芯片也不能独立生产。考虑到这些,我们不能不盲目乐观,因为越挖源头,自制力的比例越低。

别人不卡脖子的时候,不要趾高气扬,好像一切都在掌控之中;当有人卡脖子的时候,不要突然发现全身都是脖子!

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